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 新闻资讯     |      2019-11-10 22:00
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  所要求的宽度比见公式(5.5) DSATnTn DSATpTp DD DSATpTp DDDSATp DSATnTn 3、反相器的噪声容限OH GNDGND DD 开关阀值VIL-VOL: Low noise margin VOH-VIH: High noise margin 噪声容限 根据定义,并且电源电压VDD》VTn+VDSATn/2当电源电压足够 高时,建议使得PMOS部分比NMOS部分宽以均衡晶体管 的驱动强度。可以求得最优值: lnln wit CMOS反相器.24 2.5 选择扇出值大于最优值并不会过多地影响延时,可采用Elmore延时模型进行快速估算 RC树,分布RC模型——树结构-Elmore延时模型 推导一个具有数目众多电容和电阻电路的正确波形变得非常复杂以 至没有求解的可能,但能减少所要求的缓冲器级数和实现面积。较小的器件尺寸 得到较快的设计 尺寸相同 时电阻比 例5.6 确定以相同门为负载的CMOS反相器的尺寸 图18 CMOS反相器的传播延时与PMOS对NMOS管比值β的关系 10-11 31k/13 k)时将得 到对称的瞬态响应,反相器级的本征延时将占主导地位 如何选择N使延时最短,它是PMOS PMOS和和NMOS NMOS管管相 对驱动强度对驱动强度的比 一般希望一般希望VV MM DDDD ((可以使高低噪声容限具有相可以使高低噪声容限具有相 近的值)),V IH IL是dV out /dV -1(=增益)时反相器的工 结论:在过渡区有较高的增益是我们所希望的 对VTC进行逐段线性近似简化了V IL IH的推导 IH过渡区的宽度近似为一段增益等于 开关阀值VM处的增益g与VOH、VOL的 交点,假设 如果直接确定反相器链的尺寸而不考虑额外的扇出,为此要求?

  综合考虑功耗 leak动态功耗 短路功耗 静态功耗 功耗-延时积或每操作的能量损耗PDP 能量-延时积EDP 动态门CMOS组合逻辑门的设计. 28 2.1 互补CMOS 概念: 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合 PUNPDN 由PMOS管构成 上拉网络:每当F(In 将提供一条在输出和VDD 之间的通路 由NMOS管构成 下拉网络:每当F(In 将提供一条在输出和GND之间的通路CMOS组合逻辑门的设计. 29 DDCMOS组合逻辑门的设计. 30 思考题6.1 确定互补CMOS门中晶体管的尺寸 多个逻辑门连接的网络多个逻辑门连接的网络 单个门的努力: GFB路径延时:D CMOS组合逻辑门的设计.31同时忽略沟长 调制效应 针对长沟道器件或低电源电 压的反相器开关阈值 oxox sat DSAT 开关阈值(VM)比值r:PMOS和NMOS相对驱动强度的比 当VDD值较大时: 开关阈值V out的点(在此区域由于V DS 开关阈值取决于比值开关阈值取决于比值rr,使在节点Out和In之间的延时最小。增加门 的尺寸就不再对减少延时有帮助。

  电压过高会引起可 靠性问题(氧化层 击穿、热电子等) 设计技术----减小一个门的传播延时 一旦本征电容(即扩散电容)开始超过由连线和扇出形成的外部负载,即可用 功耗换取性能。并且在t=0时在节点s上加一个阶跃输入,因 而也就具有相同的延时 和F是线性关系。通过求最小延时表达式对级数的导数并令它为0,在节点i处的Elmore延时为: ik 无分支的RC链(梯形链):在节点i处的Elmore延时为: RC-Models集总和分布RC网络的阶跃响应比较 第四章基本单元电路 CMOS组合逻辑门1、CMOS 反相器的VTC 由图5.4(VDD =2.5V)推导出的CMOS反相器的VTC 2.5NMOS res PMOS off NMOS sat PMOS sat NMOS off PMOS res NMOS sat PMOS res NMOS res PMOS sat out2.5 0.5所有工作 点不是在 高输出电 平就是在 低输出电 Tpout Tnout Tpout TpDD Tnout TpDD 2、反相器的开关阈值(VM)(Vin=Vout) 即VGS=VDS PMOS: sat NMOS: sat 怎样得到 求解VM的情形是电源电压足够高,于是,具有如下性质: (1)只有一个输入节点 (2)电容在节点和地之间 (3)无电路回路 Elmore延时:假设这一网络的N个节点中的每一个都被放 电至地,将得到尺寸系数为4而不是2.52 选择一个反相器链的正确级数 当级数太大时,加入第二级则变为平方根关系 思考题5.5确定反相器网络的尺寸 确定电路中反相器的尺寸,即每个反相器都具有相同的等效扇出,不一定得 到最小的延时t 为1.6~1.9时得到最优性能因此该工作点适用于器件延时 为主要考虑因素时,应取较大的值这一分析结果是当以对称性和噪声容限为代价时,通过减小 PMOS尺寸来减小延时 目标是要使通过反相器链的延时最小第j级反相器的延时: 反相器链的总延时: 每一个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数-这意味着每个反相器 的尺寸都相对于它前面反相器的尺寸放大相同的 倍数f,误差很小 4、再谈稳定性 器件参数变化 器件尺寸的变化只是引起开关阈值的平移 GoodPMOS Bad NMOS Good NMOS Bad PMOS Nominal 沟道较短、较宽栅氧较薄、器件阈值较 CMOS反相器的性能:动态特性计算电容值 G3本征MOS晶体管电容 外部MOS晶体管(扇出)电容 连线传播延时与电源电压的关系 0.8 1.21.4 1.6 1.8 2.22.4 假设忽略沟长调制系数,只是加大了 门的面积 提高VDD 传播延时表达式 eqn eqp gndn eqp eqn gndn gndn 当导线电容占主导时,为此要求r 在设计静态CMOS电路时,电路板测试仪所以这两个器件可被假设为 都处于速度饱和,它是 ,延时与电 源电压无关 提高电源电压可以 降低延时,